cs:adcdual
Rozdíly
Zde můžete vidět rozdíly mezi vybranou verzí a aktuální verzí dané stránky.
Obě strany předchozí revizePředchozí verzeNásledující verze | Předchozí verzePoslední revizeObě strany příští revize | ||
cs:adcdual [2014/02/06 19:29] – [Plán realizace] kaklik | cs:adcdual [2017/06/07 09:46] – [Výběr ADC] kaklik | ||
---|---|---|---|
Řádek 1: | Řádek 1: | ||
- | ====== Analogově digitální převodník ADCdual01A ====== | + | ====== Analogově digitální převodník |
- | Rychlý dvou-kanálový analogově digitální převodník. Vstupní | + | Rychlý dvou-kanálový analogově digitální převodník. Vstupní |
- | Výstupním konektorem je sério-paralelní LVDS výstup na diferenční konektor. | + | Výstupním konektorem je sério-paralelní LVDS výstup na diferenční |
- | Možné konektory pro diferenční signály jsou: | + | {{:cs: |
- | * < | + | {{:cs:modules:adc:adcdual01a_top_big.jpg?600|}} |
- | * [[http:// | + | |
- | * < | + | |
- | Z těchto konektorů byl vybrán miniSAS, neboť je kompatibilní se SATA konektory. A lze mezi nimi snadno přecházet. | + | ===== Rozhraní modulu ===== |
+ | ==== Vzorkovací hodiny ==== | ||
- | ===== Konstrukce | + | Modul předpokládá připojení k centrálním hodinám stejným pro všechny digitalizační obvody. Tyto hodiny budou odvozeny přes [[cs: |
- | Modul je koncipován v klasickém provedení s rohovými šrouby pro upevnění na základní desku | + | ==== Datový výstup ADC ==== |
+ | Datový výstup ADC předpokládá připojeni k FPGA, ve kterém bude prováděno základní zpracování signálu. Vzhledem k tomu, že ADC má nastavitelnou bitovou šířku výstupní sběrnice, tak výstupními konektory jsou opět SATA konektory symetricky rozdělené tak, že na každém z nich je vždy jeden bit z každého kanálu ADC. | ||
- | ==== Připojení | + | Pro připojení |
- | + | ||
- | === Vzorkovací hodiny === | + | |
- | + | ||
- | Modul bude připojen k centrálním hodinám stejným pro všechny digitalizační obvody. Tyto hodiny budou odvozeny přes [[cs: | + | |
- | + | ||
- | Tento signál bude do modulu přiveden SATA kabelem na SATA konektor. | + | |
- | + | ||
- | + | ||
- | === Datový výstup ADC === | + | |
- | + | ||
- | Datový výstup ADC bude připojen k FPGA, ve kterém bude prováděno základní zpracování signálu. Vzhledem k tomu, že ADC má nastavitelnou bitovou šířku výstupní sběrnice, tak výstupními konektory budou opět SATA konektory symetricky rozdělené tak, že na každém z nich bude vždy jeden bit z každého kanálu ADC. | + | |
- | + | ||
- | Pro připojení pak bude použit miniSAS-SATA kabel. Jehož konektory na straně SATA se rozdělí podle požadované rychlosti vzorkování a počtu ADC mezi jednotlivé moduly ADC (zvětšení bitové šířky sběrnice sníží potřebnou bitovou rychlost přenosu.) | + | |
{{: | {{: | ||
- | Na desce s FPGA je tedy potřeba miniSAS konektor, do kterého bude agregováno několik SATA kabelů. | + | Na desce s FPGA je tedy potřeba miniSAS konektor, |
- | miniSAS konektory se na rozdíl od SATA konektorů vyrábějí pouze v provedení SMT. A mají kovové krycí stínění. | + | |
- | ===== Plán realizace | + | ===== Použití modulu |
- | Celá konstrukce " | + | Plánované |
- | " | + | |
- | Důležitými parametry | + | Důležitými parametry které |
* Dynamický rozsah > 80 dB | * Dynamický rozsah > 80 dB | ||
Řádek 51: | Řádek 36: | ||
* Vzorkovací jitter < 100m | * Vzorkovací jitter < 100m | ||
- | Aktuálně je tento problém řešen na profesionální úrovní proprietárními digitalizačními jednotkami (([[http:// | + | Aktuálně je tento problém řešen na profesionální úrovní proprietárními digitalizačními jednotkami (([[http:// |
- | + | ||
- | ==== Konstrukce funkčního vzoru ==== | + | |
- | + | ||
- | V první fázi bude navrhnut a zkonstruován funkční vzor zařízení. K tomuto účelu bude využita již dostupná vývojová deska s FPGA [[http:// | + | |
- | Na tuto vývojovou desku budou navrženy redukční moduly s konektory, které umožní přípojení ADC mimo skříň počítače (neboť v prostředí skříně počítače není možné realizovat analogové obvody bez využití masivních odrušovacích technik). Na tyto přechodové moduly budou umístěny konektory vhodné pro vedení diferenčních signálů kabelem. Je navíc možné, že mezi vývody FPGA a kabelovým konektorem bude muset být umístěn výkonový buďič sběrníce, aby byla zachována dostatečná integrita signálů vedených kabely. | + | |
- | + | ||
- | V ideálním případě by bylo vhodné, aby počet převodníků mohl být různý. A škálovatelný po dvojici kanálů (efektivně jde o škálování na počet přijímačů). | + | |
=== Výběr ADC === | === Výběr ADC === | ||
Řádek 71: | Řádek 49: | ||
* serial LVDS | * serial LVDS | ||
- | Zatím nejperspektivnější | + | Zatím nejperspektivnější |
- | Pro realizaci digitalizačního modulu jsou z analogové stránky konstrukce zvláště výhodné obvody typu Ultrasound AFE. Například [[http:// | + | Pokud omezíme výběr ADC požadavkem na sériový LVDS výstup pro každý kanál ADC zvlášť, tak zbude pouze několik vhodných obvodů. Neboť Texas Instruments vubec takto rychlé prevodniky v 16 bit nevyrábí, a ani jejich pomalejsi nemaji LVDS vystup. Analog Devices naopak neposkytuje ADC se seriovým výstupem dat s bitovou šířkou rozhraní menší než 4bit/ |
- | + | ||
- | Pokud omezíme výběr ADC požadavkem na sériový LVDS výstup pro každý kanál ADC zvlášť, tak zbyde pouze několik vhodných obvodů. Neboť Texas Instruments vubec takto rychlé prevodniky v 16 bit nevyrábí, a ani jejich pomalejsi nemaji LVDS vystup. Analog Devices naopak neposkytuje ADC se seriovým výstupem dat s bitovou šířkou rozhraní menší než 4bit/ | + | |
Na výběr je tak pouze od firmy Linear technology. A to z těchto | Na výběr je tak pouze od firmy Linear technology. A to z těchto | ||
modelů; bud [[http:// | modelů; bud [[http:// | ||
Řádek 81: | Řádek 57: | ||
- | <WRAP todo round> | + | Jak je vidět, tak celá tato série ADC od Linear technology |
- | Doplnit tabulku s porovnáním jednotlivých ADC od LT. | + | navzájem záměnné na stejně navrženém PCB), liší se pouze vzorkovací |
- | </ | + | frekvencí |
- | + | ||
- | Celá série ADC od LT je víceméně stejná(dokonce jsou převodníky i | + | |
- | navzájem záměnné na stejně navrženém PCB), liší se akorát | + | |
- | frekvencí. Nejpomalejší z nich je však pro 20 MHz. Což asi není až | + | |
- | takový problém. Je ale komplikace v tom, že nejpomalejší | + | |
vzorkování na kterém ho lze provozovat je 5 MSPS. | vzorkování na kterém ho lze provozovat je 5 MSPS. | ||
Všechny převodníky této kategorie jsou taky určitým způsobem | Všechny převodníky této kategorie jsou taky určitým způsobem | ||
konfigurovatelné. A všechny ADC této kategorie (i jiné než od Linear Technology )mají pro konfiguraci rozhraní SPI. | konfigurovatelné. A všechny ADC této kategorie (i jiné než od Linear Technology )mají pro konfiguraci rozhraní SPI. | ||
- | |||
- | |||
- | ==== Návrh prototypu ==== | ||
- | |||
- | Paralelně s testováním vlastností funkčního vzoru bude vytvářen návrh výsledné konstrukce, která bude realizována v podobě prototypu až po ověření vlastností funkčního vzoru. Hlavní změnou v této konstrukci oproti funkčnímu vzoru bude návrh [[cs: | ||
- | |||
===== Související stránky ===== | ===== Související stránky ===== |
cs/adcdual.txt · Poslední úprava: 2017/06/07 09:46 (upraveno mimo DokuWiki)