cs:adcdual
Rozdíly
Zde můžete vidět rozdíly mezi vybranou verzí a aktuální verzí dané stránky.
Obě strany předchozí revizePředchozí verzeNásledující verze | Předchozí verzePoslední revizeObě strany příští revize | ||
cs:adcdual [2014/01/30 13:17] – [Existující grabovací karty] kaklik | cs:adcdual [2017/06/07 09:46] – [Výběr ADC] kaklik | ||
---|---|---|---|
Řádek 1: | Řádek 1: | ||
- | ====== Analogově digitální převodník ADCdual01A ====== | + | ====== Analogově digitální převodník |
- | Rychlý dvou-kanálový analogově digitální převodník. Vstupní | + | Rychlý dvou-kanálový analogově digitální převodník. Vstupní |
- | Výstupním konektorem je sério-paralelní LVDS výstup na diferenční konektor. | + | Výstupním konektorem je sério-paralelní LVDS výstup na diferenční |
- | Možné konektory pro diferenční signály jsou: | + | {{:cs: |
- | * [[http:// | + | {{:cs:modules:adc:adcdual01a_top_big.jpg?600|}} |
- | * [[http:// | + | |
- | * [[http:// | + | |
+ | ===== Rozhraní modulu ===== | ||
- | ===== Konstrukce modulu ===== | + | ==== Vzorkovací hodiny |
+ | Modul předpokládá připojení k centrálním hodinám stejným pro všechny digitalizační obvody. Tyto hodiny budou odvozeny přes [[cs: | ||
- | ==== Připojení | + | ==== Datový výstup |
- | Modul bude připojen k centrálním hodinám stejným pro všechny digitalizační obvody. | + | Datový výstup ADC předpokládá |
- | Dále bude jeho datový výstup | + | |
- | {{: | + | Pro připojení může být použit miniSAS-SATA kabel. Jehož konektory na straně SATA se rozdělí podle požadované rychlosti vzorkování a počtu ADC mezi jednotlivé moduly ADC (zvětšení bitové šířky sběrnice sníží potřebnou bitovou rychlost přenosu.) |
- | ===== Plán realizace ===== | + | |
- | Celá konstrukce " | + | {{:cs:fpga: |
- | " | + | |
- | Důležitými parametry na které | + | Na desce s FPGA je tedy potřeba |
- | * Dynamický rozsah | + | ===== Použití modulu ===== |
- | * Fázová stabilita mezi jednotlivými kanály | + | |
- | * šum | + | |
- | * Vzorkovací jitter. | + | |
- | Aktuálně | + | Plánované využití |
- | ==== Konstrukce funkčního vzoru ==== | + | Důležitými parametry které byly v konstrukci uvažovány jsou. |
- | V první fázi bude navrhnut a zkonstruován funkční vzor zařízení. K tomuto účelu bude využita již dostupná vývojová deska s FPGA [[http:// | + | * Dynamický rozsah > 80 dB |
- | Na tuto vývojovou desku budou navrženy redukční moduly s konektory, které umožní přípojení ADC mimo skříň počítače (neboť v prostředí skříně počítače není možné realizovat analogové obvody bez využití masivních odrušovacích technik). Na tyto přechodové moduly budou umístěny konektory vhodné pro vedení diferenčních signálů kabelem. Je navíc možné, že mezi vývody FPGA a kabelovým konektorem bude muset být umístěn výkonový buďič sběrníce, aby byla zachována dostatečná integrita signálů vedených kabely. | + | * Fázová stabilita |
+ | * šum | ||
+ | * Vzorkovací jitter < 100m | ||
- | V ideálním případě by bylo vhodné, aby počet převodníků mohl být různý. A škálovatelný po dvojici kanálů (efektivně jde o škálování | + | Aktuálně je tento problém |
=== Výběr ADC === | === Výběr ADC === | ||
Řádek 46: | Řádek 42: | ||
Na výběru ADC závisí konkrétní formát signálů, který bude veden do FPGA. Formátů, které poskytují dostupné ADC je několik: | Na výběru ADC závisí konkrétní formát signálů, který bude veden do FPGA. Formátů, které poskytují dostupné ADC je několik: | ||
- | * DDR LVDS | + | * <del>DDR LVDS</ |
- | * JEDEC 204B | + | * <del>JEDEC 204B</ |
- | * JESD204A | + | * <del>JESD204A</ |
- | * LVDS | + | * < |
- | * Serdes | + | * <del>Serdes</ |
* serial LVDS | * serial LVDS | ||
- | Zatím nejperspektivnější | + | Zatím nejperspektivnější |
+ | Pokud omezíme výběr ADC požadavkem na sériový LVDS výstup pro každý kanál ADC zvlášť, tak zbude pouze několik vhodných obvodů. Neboť Texas Instruments vubec takto rychlé prevodniky v 16 bit nevyrábí, a ani jejich pomalejsi nemaji LVDS vystup. Analog Devices naopak neposkytuje ADC se seriovým výstupem dat s bitovou šířkou rozhraní menší než 4bit/ | ||
+ | Na výběr je tak pouze od firmy Linear technology. A to z těchto | ||
+ | modelů; bud [[http:// | ||
+ | A nebo některý ze série [[http:// | ||
- | Pro realizaci digitalizačního modulu jsou z analogové stránky konstrukce zvláště výhodné obvody typu Ultrasound AFE. Například [[http:// | ||
- | ==== Návrh prototypu ==== | + | Jak je vidět, tak celá tato série ADC od Linear technology je víceméně stejná (dokonce jsou převodníky i |
+ | navzájem záměnné na stejně navrženém PCB), liší se pouze vzorkovací | ||
+ | frekvencí a poměrem S/N. Nejpomalejší z nich je však pro 20 MHz. Nejpomalejší | ||
+ | vzorkování na kterém ho lze provozovat je 5 MSPS. | ||
+ | Všechny převodníky této kategorie jsou taky určitým způsobem | ||
+ | konfigurovatelné. A všechny ADC této kategorie (i jiné než od Linear Technology )mají pro konfiguraci rozhraní SPI. | ||
- | Paralelně s testováním vlastností funkčního vzoru bude vytvářen návrh výsledné konstrukce, která bude realizována v podobě prototypu až po ověření vlastností funkčního vzoru. Hlavní změnou v této konstrukci oproti funkčnímu vzoru bude návrh [[cs: | + | ===== Související stránky ===== |
- | + | * [[cs:adcoctospi|ADCoctoSPI]] | |
- | ===== Softwarová implementace ===== | + | * [[cs:aras|pokročilá radioastronomická stanice]] |
- | + | ||
- | Cíle softwarového zpracování: | + | |
- | + | ||
- | * Získání surového záznamu pro pozdější offline zpracování | + | |
- | * Detekce zajímavych radioastronomických událostí | + | |
- | * Redukce toku dat | + | |
- | + | ||
- | Softwarová implementace zahrnuje dva úkoly jedním je realizace řadiče DMA na FPGA, který umožní přenos dat z FPGA do paměti počítače a jejich další zpracování. | + | |
- | + | ||
- | Druhým problémem je realizace driveru na straně PC, který umožní rekonstrukci původního RF signálu z dat přenesených do DMA pro jejich další zpracování nadřazenými aplikacemi (např. | + | |
- | + | ||
- | Obecným problémem této konstrukce bude nutnost masivní redukce datového toku, která však může být řešena až v pozdější aplikační fázi. Potřebný výpočetní výkon pak může být získán jednak úpravou schéma v FPGA. které bude provádět předzpracování signálu (např, filtrace, decimace, demodulace) a dále pak například využitím GPU v PC, která může řešit paralelní operace jako například získání informací o vzájemné korelaci jednotlivých kanálů. | + | |
===== Reference ===== | ===== Reference ===== | ||
- | |||
- | ==== Související moduly ==== | ||
- | |||
- | * [[cs: | ||
==== Existující grabovací karty ==== | ==== Existující grabovací karty ==== | ||
Řádek 89: | Řádek 77: | ||
* [[http:// | * [[http:// | ||
- | Problematickými parametry těchto karet jsou zejména velmi vysoká cena, zbytečně vysoká vzorkovací frekvence a malý dynamický rozsah. | + | Problematickými parametry těchto karet jsou zejména velmi vysoká cena, zbytečně vysoká vzorkovací frekvence a malý dynamický rozsah. A nebo velký dynamický rozsah ale naopak extrémně nízká vzorkovací frekvence. |
cs/adcdual.txt · Poslední úprava: 2017/06/07 09:46 (upraveno mimo DokuWiki) · Právě zamknuto: 3.147.45.212