Rozdíly

Zde můžete vidět rozdíly mezi vybranou verzí a aktuální verzí dané stránky.

--- cs:adcdual [2014/01/18 22:26] – [Konstrukce modulu] kaklik
+++ cs:adcdual [Unknown date] (aktuální) – upraveno mimo DokuWiki (Unknown date) 127.0.0.1
@@ Řádek 1: / Řádek 1: @@
-====== Analogově digitální převodník ADCdual01A ======
+====== Analogově digitální převodník - ADCdual01A ======
-Rychlý dvou-kanálový analogově digitální převodník. Vstupní konektory jsou diferenciální SATA se řízenou impedancí.
+Rychlý dvou-kanálový analogově digitální převodník. Vstupní konektor je diferenciální SATA jeden pro oba analogové kanály.
-Výstupním konektorem je sério-paralelní LVDS výstup na diferenční konektor.
+Výstupním konektorem je sério-paralelní LVDS výstup na diferenční SATA konektor.
-Možné konektory pro diferenční signály jsou:
+{{:cs:modules:adc:adcdual01a_bottom_big.jpg?600|}}
-  * [[http://en.wikipedia.org/wiki/Hdmi|HDMI]]
+{{:cs:modules:adc:adcdual01a_top_big.jpg?600|}}
-  * [[http://en.wikipedia.org/wiki/Serial_attached_SCSI#Connectors|SAS]]/[[http://en.wikipedia.org/wiki/Serial_ATA|SATA]]
-  * [[http://en.wikipedia.org/wiki/Display_port|DisplayPort]]
+===== Rozhraní modulu =====
-===== Konstrukce modulu =====
+==== Vzorkovací hodiny ====
+Modul předpokládá připojení k centrálním hodinám stejným pro všechny digitalizační obvody. Tyto hodiny budou odvozeny přes [[cs:clkhub]] a z [[cs:gpsdo|lokálního disciplinovaného oscilátoru]]. Tento signál musí být do modulu přiveden SATA kabelem na SATA konektor ENC.
-==== Připojení ADC ====
+==== Datový výstup ADC ====
-Modul bude připojen k centrálním hodinám stejným pro všechny digitalizační obvody.
+Datový výstup ADC předpokládá připojeni k FPGA, ve kterém bude prováděno základní zpracování signálu. Vzhledem k tomu, že ADC má nastavitelnou bitovou šířku výstupní sběrnice, tak výstupními konektory jsou opět SATA konektory symetricky rozdělené tak, že na každém z nich je vždy jeden bit z každého kanálu ADC.
-Dále bude jeho datový výstup připojen k FPGA, ve kterém bude prováděno základní zpracování signálu.
-===== Plán realizace =====
-Celá konstrukce "Digitalizační jednotka  radioastronomického přijímače" nebo
+Pro připojení může být použit miniSAS-SATA kabel. Jehož konektory na straně SATA se rozdělí podle požadované rychlosti vzorkování a počtu ADC mezi jednotlivé moduly ADC (zvětšení bitové šířky sběrnice sníží potřebnou bitovou rychlost přenosu.)
-"Radioastronomy receiver digitalization unit" by měla být koncipována tak, aby byla vhodná pro co nejuniverzálnější digitalizaci signálů z radioastronomických přijímačů. Její plánované využití je například pro systém stanic [[cs:aras|ARAS]], kde je potřebné vyřešit problém digitalizace signálu z anténního pole.
-Důležitými parametry na které je potřeba se při konstrukci zaměřit jsou:
+{{:cs:fpga:minisas_sata4x.jpeg?300|Ukázka miniSAS-SATA kabelu}}
-  * Dynamický rozsah
+Na desce s FPGA je tedy potřeba miniSAS konektor, nebo několik SATA konektorů do kterých agregováno několik SATA kabelů.
-  * Fázová stabilita mezi jednotlivými kanály
-  * šum
-  * Vzorkovací jitter.
-Aktuálně je tento problém řešen na profesionální úrovní proprietárními digitalizačními jednotkami (([[http://arxiv.org/abs/1305.3550|LOFAR]])), nebo v amatérských podmínkách soustavou vícekanálových zvukových karet (([[http://fringes.org/|Fringe Dwellers "Simple"]]))(([[http://radiojove.gsfc.nasa.gov/|Radio JOVE Project]]))
+===== Použití modulu =====
-==== Konstrukce funkčního vzoru ====
+Plánované využití je například pro systém stanic [[cs:aras|ARAS]], kde je potřebné vyřešit problém digitalizace signálu z anténního pole.
-V první fázi bude navrhnut a zkonstruován funkční vzor zařízení. K tomuto účelu bude využita již dostupná vývojová deska s FPGA [[http://www.xilinx.com/products/boards-and-kits/EK-V6-ML605-G.htm|ML605]].
+Důležitými parametry které byly v konstrukci uvažovány jsou.
-Na tuto vývojovou desku budou navrženy redukční moduly s konektory, které umožní přípojení ADC mimo skříň počítače (neboť v prostředí skříně počítače není možné realizovat analogové obvody bez využití masivních odrušovacích technik). Na tyto přechodové moduly budou umístěny konektory vhodné pro vedení diferenčních signálů kabelem. Je navíc možné, že mezi vývody FPGA a kabelovým konektorem bude muset být umístěn výkonový buďič sběrníce, aby byla zachována dostatečná integrita signálů vedených kabely.
-V ideálním případě by bylo vhodné, aby počet převodníků mohl být různý. A škálovatelný po dvojici kanálů (efektivně jde o škálování na počet přijímačů).
+  * Dynamický rozsah > 80 dB
+  * Fázová stabilita mezi jednotlivými kanály
+  * šum
+  * Vzorkovací jitter < 100m
+Aktuálně je tento problém řešen na profesionální úrovní proprietárními digitalizačními jednotkami (([[http://arxiv.org/abs/1305.3550|LOFAR]])), nebo v amatérských podmínkách soustavou vícekanálových zvukových karet (([[http://fringes.org/|Fringe Dwellers "Simple"]]))(([[http://radiojove.gsfc.nasa.gov/|Radio JOVE Project]])).
 === Výběr ADC ===
@@ Řádek 44: / Řádek 42: @@
 Na výběru ADC závisí konkrétní formát signálů, který bude veden do FPGA. Formátů, které poskytují dostupné ADC je několik:
-  * DDR LVDS
+  * <del>DDR LVDS</del>
-  * JEDEC 204B
+  * <del>JEDEC 204B</del>
-  * JESD204A
+  * <del>JESD204A</del>
-  * LVDS
+  * <del>Paralel LVDS</del>
-  * Serdes
+  * <del>Serdes</del>
   * serial LVDS
-Zatím nejperspektivnější se zdá být použití rozhraní serial LVDS, které potřebuje nejméně differenčních signálových párů, což zjednodušuje konstrukci. (([[http://www.ti.com/lit/pdf/snaa110|Data Converter Serial LVDS Interface Improves Board Routing]]))
+Zatím nejperspektivnější je použití serial LVDS, které potřebuje nejméně differenčních signálových párů, což zjednodušuje konstrukci. (([[http://www.ti.com/lit/pdf/snaa110|Data Converter Serial LVDS Interface Improves Board Routing]]))
+Pokud omezíme výběr ADC požadavkem na sériový LVDS výstup pro každý kanál ADC zvlášť, tak zbude pouze několik vhodných obvodů. Neboť Texas Instruments vubec takto rychlé prevodniky v 16 bit nevyrábí, a ani jejich pomalejsi nemaji LVDS vystup. Analog Devices naopak neposkytuje ADC se seriovým výstupem dat s bitovou šířkou rozhraní menší než 4bit/kanál.
+Na výběr je tak pouze od firmy Linear technology. A to z těchto
+modelů; bud [[http://www.linear.com/product/LTC2271|LTC2271]]
+A nebo některý ze série [[http://www.linear.com/product/LTC2191|LTC2190-2195]].
-Pro realizaci digitalizačního modulu jsou z analogové stránky konstrukce zvláště výhodné obvody typu Ultrasound AFE. Například [[http://www.ti.com/product/afe5801|AFE5801]], které kromě samotného ADC mají již integrované vstupní zesilovače a analogové filtry. Jejich nevýhodou je ale menší bitové rozlišení obvykle 12bit a nemožnost škálovatelnosti jinak než po 4 přijímačích (8 analogových kanálů).
-==== Návrh prototypu ====
+Jak je vidět, tak celá tato série ADC od Linear technology je víceméně stejná (dokonce jsou převodníky i
+navzájem záměnné na stejně navrženém PCB), liší se pouze vzorkovací
+frekvencí a poměrem S/N. Nejpomalejší z nich je však pro 20 MHz. Nejpomalejší
+vzorkování na kterém ho lze provozovat je 5 MSPS.
+Všechny převodníky této kategorie jsou taky určitým způsobem
+konfigurovatelné. A všechny ADC této kategorie (i jiné než od Linear Technology )mají pro konfiguraci rozhraní SPI.
-Paralelně s testováním vlastností funkčního vzoru bude vytvářen návrh výsledné konstrukce, která bude realizována v podobě prototypu až po ověření vlastností funkčního vzoru. Hlavní změnou v této konstrukci oproti funkčnímu vzoru bude návrh [[cs:s6an|vlastní desky s FPGA]], která bude poskytovat rozhraní PCI Express pro vstupní moduly ADC, které pravděpodobně zůstanou nezměněny, nebo na nich budou opraveny případné chyby.  Moduly ADC se budou dále propojovat s FPGA kabely vhodnými pro vedení differenčních signálů z důvodu zabezpečení lepší RF izolace mezi digitální a analogovou částí zpracování signálu.  Užitečnou vlastností této desky s FPGA by byla kompatibilita s modulem [[cs:tbpcie|TBPCIE01A]], který by umožnil připojení FPGA do PC externě přes rozhraní Thunderbolt, které by umožnilo ještě větší variabilitu celé konstrukce digitalizéru  a usnadnílo vyvedení diferenčních signálů mimo skříň počítače. Ze softwarového pohledu by driver FPGA měl zůstat téměř nezměněný, díky zachování rozhraní PCI Express v obou případech.
+===== Související stránky =====
+  * [[cs:adcoctospi|ADCoctoSPI]]
+  * [[cs:aras|pokročilá radioastronomická stanice]]
-===== Softwarová implementace =====
+===== Reference =====
-Cíle softwarového zpracování:
-  * Získání surového záznamu pro pozdější offline zpracování
-  * Detekce zajímavych radioastronomických událostí
-  * Redukce toku dat
-Softwarová implementace zahrnuje dva úkoly jedním je realizace řadiče DMA  na FPGA, který umožní přenos dat z FPGA do paměti počítače a jejich další zpracování.
-Druhým problémem je realizace driveru na straně PC, který umožní rekonstrukci původního RF signálu z dat přenesených do DMA pro jejich další zpracování nadřazenými aplikacemi (např. [[https://github.com/MLAB-project/radio-observer|Radio-Observer]]).
-Obecným problémem této konstrukce bude nutnost masivní redukce datového toku, která však může být řešena až v pozdější aplikační fázi. Potřebný výpočetní výkon pak může být získán jednak úpravou schéma v FPGA. které bude provádět předzpracování signálu (např, filtrace, decimace, demodulace) a dále pak například využitím GPU v PC, která může řešit paralelní operace jako například získání informací o vzájemné korelaci jednotlivých kanálů.
-===== Reference =====
 ==== Existující grabovací karty ====
@@ Řádek 83: / Řádek 77: @@
   * [[http://rtcmagazine.com/articles/view/101915|PX1500-2]]
-Problematickými parametry těchto karet jsou zejména velmi vysoká cena, zbytečně vysoká vzorkovací frekvence a malý dynamický rozsah.
+Problematickými parametry těchto karet jsou zejména velmi vysoká cena, zbytečně vysoká vzorkovací frekvence a malý dynamický rozsah. A nebo velký dynamický rozsah ale naopak extrémně nízká vzorkovací frekvence.